創意、世芯、愛普之晶片互聯IP佈局一覽
高效能運算（HPC）處理器採用小晶片（chiplet）設計已成市場主流，但要將邏輯晶片及記憶體透過先進封裝整合爲次系統架構，晶片互聯矽智財（IP）扮演關鍵角色。爲爭取系統大廠及網通巨擘HPC晶片委託設計（NRE）龐大商機，包括創意（3443）、世芯-KY（3661）、愛普*（6531）均推出對應IP方案，國際大廠搶着用。
全球通膨影響消費性電子銷售，雖然亦造成半導體生產鏈進入庫存去化，但隨着人工智慧（AI）應用遍地開花，5G通訊滲透率快速拉昇，系統及網路大廠對於HPC處理器需求強勁。然而受美中貿易戰及俄烏戰爭地緣政治影響，各國以國家安全爲由扶植本土半導體產業，客製化HPC處理器躍居主流，讓創意、世芯-KY、愛普*等NRE開案接單強強滾。
爲了加速HPC處理器開發及縮短生產前置時間，最佳做法就是集結已獲認證IP及小晶片設計來打造客製化方案，但在研發過程中，因爲邏輯晶片及記憶體之間傳輸速率寬頻不夠大，因而造成處理器算力閒置，形成所謂的範紐曼瓶頸（von Neumann bottleneck），亦成爲業者急需解決難題。
現階段HPC處理器因採用小晶片設計，晶圓代工廠及IDM廠均透過先進封裝技術，將邏輯晶片及記憶體透過中介層（interposer）達成異質晶片整合效益，能夠加快晶片對晶片（die-to-die）中介層傳輸速率及打開頻寬的晶片互聯IP成爲當紅炸子雞。包括創意、世芯-KY、愛普*等業者近年來已推出新版本互聯IP，搶攻HPC處理器NRE開案龐大市場大餅。
創意今年NRE開案已進入7奈米及5奈米先進製程，未來1～3年轉爲ASIC量產並明顯挹注營收。看好HPC處理器先進製程由5奈米跨入3奈米，創意發表GLink晶片互聯IP並獲國際大廠採用，其中，GLink 2.5D率先完成全球首款7.2Gbps HBM3方案矽驗證，營收成長效益將於未來1～2年顯現。
世芯-KY已開始提供臺積電4奈米N4P製程、3奈米N3E製程的NRE服務，有機會搶在明年完成設計定案。晶片互聯IP開發部份，APlink 4.0已可支援5奈米家族的N5及N4P製程，新一代APlink 5.0與小晶片互聯標準UCIe 1.0規格相容並支援N3E製程。
愛普*則是另闢蹊徑，透過客製化DRAM及搭配的VHMLInK晶片互聯IP，希望能取代HPC處理器中成本居高不下的HBM記憶體方案。愛普*已與臺積電及力積電合作，整合55奈米邏輯晶片及38奈米DRAM的以太幣挖礦機處理器的WoW堆疊已量產，與美國網路大廠合作的HPC新NRE開案亦將如期在年底進行。